1062_實用數位系統設計
上課期間：從 2018-03-06 到 無限期
課程介紹
課程安排
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00_Overview
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01_Introduction
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02-II_Basic Verilog Coding &Combinational Logic
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02-I_Basic Verilog Coding &Combinational Logic
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03-II_Workstation-operation-flow
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03-I_Introduction to Workstation Environment
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04_Adder designs
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05_Synopsys Design Compiler Logic Synthesis EDA Tool
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06_Basic Verilog Coding &Sequential Logic
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07_Multiplier designs
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08_RTL Coding Guildlines
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09_Verification
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Coding-style-evaluation
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Covered – Verilog Code Coverage Analyzer
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Covered_example
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HW-Note
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HW1-1
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HW1_參考解答
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HW2_參考解答
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HW2成績
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HW3_參考解答
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HW3成績
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Homework1-2
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Homework3
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Homework_Bonus
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Midterm Examination_實用數位系統設計
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PDSD-工作站帳號
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PDSD_mid
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PDSD工作站連線
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PDSD成績總表
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PSPAD&NotePad++
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Project
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Test cases
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covered-0.7.10.tar
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nLint_example
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simvision
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synopsys_dc
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workstation
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指令
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組別
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報告成績
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期末成績
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期末報告封面與貢獻確認
教師 / 謝東佑
教師 / 李寶茜
教師 / 邱育仁
教師 / 沈鑫泳
教師 / 吳品萱
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